ST STM8S Manual de usuario

December 2011 Doc ID 14587 Rev 8 1/449

RM0016

Reference manual

STM8S and STM8A microcontroller families

Introduction

This reference manual provides complete information for application developers on how to

use STM8S and STM8A microcontroller memory and peripherals.

The STM8A is a family of microcontrollers designed for automotive applications, with

different memory densities, packages and peripherals:

■The medium density STM8A devices are the STM8AF622x/4x, STM8AF6266/68,

STM8AF612x/4x, and STM8AF6166/68 microcontrollers with 8 to 32 Kbytes of Flash

memory.

■The high density STM8A devices are the STM8AF52xx STM8AF6269/8x/Ax,

STM8AF51xx, and STM8AF6169/7x/8x/9x/Ax microcontrollers with 32 to 128 Kbytes of

Flash memory.

The STM8S is a family of microcontrollers designed for general purpose applications, with

different memory densities, packages and peripherals.

■The value line low density STM8S devices are the STM8S003xx microcontrollers with

8 Kbytes of Flash memory.

■The value line medium density STM8S devices are the STM8S005xx microcontrollers

with 32 Kbytes of Flash memory.

■The value line high density STM8S devices are the STM8S007xx microcontrollers with

64 Kbytes of Flash memory.

■The access line low density STM8S devices are the STM8S103xx and STM8S903xx

microcontrollers with 8 Kbytes of Flash memory.

■The access line medium density STM8S devices are the STM8S105xx microcontrollers

with 16 to 32-Kbytes of Flash memory.

■The performance line high density STM8S devices are the STM8S207xx and

STM8S208xx microcontrollers with 32 to 128 Kbytes of Flash memory.

Refer to the product datasheet for ordering information, pin description, mechanical and

electrical device characteristics, and for the complete list of available peripherals.

Reference documents

■For information on programming, erasing and protection of the internal Flash memory

please refer to the STM8S and STM8A Flash programming manual (PM0051), and to the

STM8 SWIM communication protocol and debug module user manual (UM0470).

■For information on the STM8 core, please refer to the STM8 CPU programming manual

(PM0044).

■The bootloader user manual (UM0560) describes the usage of the integrated ROM

bootloader.

www.st.com

Contents RM0016

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Contents

1 Central processing unit (CPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

1.2 CPU registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

1.2.1 Description of CPU registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

1.2.2 STM8 CPU register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

1.3 Global configuration register (CFG_GCR) . . . . . . . . . . . . . . . . . . . . . . . . 27

1.3.1 Activation level . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

1.3.2 SWIM disable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

1.3.3 Description of global configuration register (CFG_GCR) . . . . . . . . . . . . 28

1.3.4 Global configuration register map and reset values . . . . . . . . . . . . . . . . 28

2 Boot ROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

3 Memory and register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

3.1 Memory layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

3.1.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

3.1.2 Stack handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

3.2 Register description abbreviations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

4 Flash program memory and data EEPROM . . . . . . . . . . . . . . . . . . . . . 34

4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

4.2 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

4.3 Main Flash memory features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

4.4 Memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

4.4.1 STM8S and STM8A memory organization . . . . . . . . . . . . . . . . . . . . . . 36

4.4.2 Memory access/ wait state configuration . . . . . . . . . . . . . . . . . . . . . . . . 40

4.4.3 User boot area (UBC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

4.4.4 Data EEPROM (DATA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

4.4.5 Main program area . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

4.4.6 Option bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

4.5 Memory protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

4.5.1 Readout protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

4.5.2 Memory access security system (MASS) . . . . . . . . . . . . . . . . . . . . . . . 44

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4.5.3 Enabling write access to option bytes . . . . . . . . . . . . . . . . . . . . . . . . . . 46

4.6 Memory programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

4.6.1 Read-while-write (RWW) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

4.6.2 Byte programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

4.6.3 Word programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

4.6.4 Block programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

4.6.5 Option byte programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

4.7 ICP and IAP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

4.8 Flash registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

4.8.1 Flash control register 1 (FLASH_CR1) . . . . . . . . . . . . . . . . . . . . . . . . . 51

4.8.2 Flash control register 2 (FLASH_CR2) . . . . . . . . . . . . . . . . . . . . . . . . . 52

4.8.3 Flash complementary control register 2 (FLASH_NCR2) . . . . . . . . . . . 53

4.8.4 Flash protection register (FLASH_FPR) . . . . . . . . . . . . . . . . . . . . . . . . 54

4.8.5 Flash protection register (FLASH_NFPR) . . . . . . . . . . . . . . . . . . . . . . . 54

4.8.6 Flash program memory unprotecting key register (FLASH_PUKR) . . . 54

4.8.7 Data EEPROM unprotection key register (FLASH_DUKR) . . . . . . . . . . 55

4.8.8 Flash status register (FLASH_IAPSR) . . . . . . . . . . . . . . . . . . . . . . . . . . 55

4.8.9 Flash register map and reset values . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

5 Single wire interface module (SWIM) and debug module (DM) . . . . . 57

5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

5.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

5.3 SWIM modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

6 Interrupt controller (ITC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

6.1 ITC introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

6.2 Interrupt masking and processing flow . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

6.2.1 Servicing pending interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

6.2.2 Interrupt sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

6.3 Interrupts and low power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

6.4 Activation level/low power mode control . . . . . . . . . . . . . . . . . . . . . . . . . . 62

6.5 Concurrent and nested interrupt management . . . . . . . . . . . . . . . . . . . . 63

6.5.1 Concurrent interrupt management mode . . . . . . . . . . . . . . . . . . . . . . . . 63

6.5.2 Nested interrupt management mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

6.6 External interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

6.7 Interrupt instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

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6.8 Interrupt mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

6.9 ITC and EXTI registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

6.9.1 CPU condition code register interrupt bits (CCR) . . . . . . . . . . . . . . . . . 67

6.9.2 Software priority register x (ITC_SPRx) . . . . . . . . . . . . . . . . . . . . . . . . . 68

6.9.3 External interrupt control register 1 (EXTI_CR1) . . . . . . . . . . . . . . . . . . 69

6.9.4 External interrupt control register 1 (EXTI_CR2) . . . . . . . . . . . . . . . . . . 70

6.9.5 ITC and EXTI register map and reset values . . . . . . . . . . . . . . . . . . . . . 71

7 Power supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

8 Reset (RST) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

8.1 “Reset state” and “under reset” definitions . . . . . . . . . . . . . . . . . . . . . . . . 73

8.2 Reset circuit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

8.3 Internal reset sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

8.3.1 Power-on reset (POR) and brown-out reset (BOR) . . . . . . . . . . . . . . . . 74

8.3.2 Watchdog reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

8.3.3 Software reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

8.3.4 SWIM reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

8.3.5 Illegal opcode reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

8.3.6 EMC reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

8.4 RST register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

8.4.1 Reset status register (RST_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

8.5 RST register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

9 Clock control (CLK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

9.1 Master clock sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

9.1.1 HSE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

9.1.2 HSI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

9.1.3 LSI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

9.2 Master clock switching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

9.2.1 System startup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

9.2.2 Master clock switching procedures . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

9.3 Low speed clock selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

9.4 CPU clock divider . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

9.5 Peripheral clock gating (PCG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

9.6 Clock security system (CSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

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9.7 Clock-out capability (CCO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

9.8 CLK interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

9.9 CLK register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

9.9.1 Internal clock register (CLK_ICKR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

9.9.2 External clock register (CLK_ECKR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

9.9.3 Clock master status register (CLK_CMSR) . . . . . . . . . . . . . . . . . . . . . . 91

9.9.4 Clock master switch register (CLK_SWR) . . . . . . . . . . . . . . . . . . . . . . . 91

9.9.5 Switch control register (CLK_SWCR) . . . . . . . . . . . . . . . . . . . . . . . . . . 92

9.9.6 Clock divider register (CLK_CKDIVR) . . . . . . . . . . . . . . . . . . . . . . . . . . 93

9.9.7 Peripheral clock gating register 1 (CLK_PCKENR1) . . . . . . . . . . . . . . . 94

9.9.8 Peripheral clock gating register 2 (CLK_PCKENR2) . . . . . . . . . . . . . . . 95

9.9.9 Clock security system register (CLK_CSSR) . . . . . . . . . . . . . . . . . . . . . 96

9.9.10 Configurable clock output register (CLK_CCOR) . . . . . . . . . . . . . . . . . 97

9.9.11 HSI clock calibration trimming register (CLK_HSITRIMR) . . . . . . . . . . . 98

9.9.12 SWIM clock control register (CLK_SWIMCCR) . . . . . . . . . . . . . . . . . . . 99

9.10 CLK register map and reset values . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

10 Power management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

10.1 General considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

10.1.1 Clock management for low consumption . . . . . . . . . . . . . . . . . . . . . . . 102

10.2 Low power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

10.2.1 Wait mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

10.2.2 Halt mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

10.2.3 Active-halt modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

10.3 Additional analog power controls . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

10.3.1 Fast Flash wakeup from Halt mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

10.3.2 Very low Flash consumption in Active-halt mode . . . . . . . . . . . . . . . . . 104

11 General purpose I/O ports (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

11.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

11.2 GPIO main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

11.3 Port configuration and usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

11.3.1 Input modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

11.3.2 Output modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

11.4 Reset configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

11.5 Unused I/O pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

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11.6 Low power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

11.7 Input mode details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

11.7.1 Alternate function input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

11.7.2 Interrupt capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

11.7.3 Analog channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

11.7.4 Schmitt trigger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

11.8 Output mode details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

11.8.1 Alternate function output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

11.8.2 Slope control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

11.9 GPIO registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

11.9.1 Port x output data register (Px_ODR) . . . . . . . . . . . . . . . . . . . . . . . . . 111

11.9.2 Port x pin input register (Px_IDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

11.9.3 Port x data direction register (Px_DDR) . . . . . . . . . . . . . . . . . . . . . . . 112

11.9.4 Port x control register 1 (Px_CR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

11.9.5 Port x control register 2 (Px_CR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

11.9.6 GPIO register map and reset values . . . . . . . . . . . . . . . . . . . . . . . . . . 113

12 Auto-wakeup (AWU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

12.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

12.2 LSI clock measurement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

12.3 AWU functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

12.3.1 AWU operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

12.3.2 Time base selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

12.3.3 LSI clock frequency measurement . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

12.4 AWU registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

12.4.1 Control/status register (AWU_CSR) . . . . . . . . . . . . . . . . . . . . . . . . . . 118

12.4.2 Asynchronous prescaler register (AWU_APR) . . . . . . . . . . . . . . . . . . 118

12.4.3 Timebase selection register (AWU_TBR) . . . . . . . . . . . . . . . . . . . . . . 119

12.4.4 AWU register map and reset values . . . . . . . . . . . . . . . . . . . . . . . . . . 119

13 Beeper (BEEP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

13.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

13.2 Beeper functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

13.2.1 Beeper operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

13.2.2 Beeper calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

13.3 Beeper registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

RM0016 Contents

Doc ID 14587 Rev 8 7/449

13.3.1 Beeper control/status register (BEEP_CSR) . . . . . . . . . . . . . . . . . . . . 121

13.3.2 Beeper register map and reset values . . . . . . . . . . . . . . . . . . . . . . . . . 121

14 Independent watchdog (IWDG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

14.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

14.2 IWDG functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

14.3 IWDG registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

14.3.1 Key register (IWDG_KR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

14.3.2 Prescaler register (IWDG_PR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

14.3.3 Reload register (IWDG_RLR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

14.3.4 IWDG register map and reset values . . . . . . . . . . . . . . . . . . . . . . . . . . 125

15 Window watchdog (WWDG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

15.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

15.2 WWDG main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

15.3 WWDG functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

15.4 How to program the watchdog timeout . . . . . . . . . . . . . . . . . . . . . . . . . . 128

15.5 WWDG low power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

15.6 Hardware watchdog option . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

15.7 Using Halt mode with the WWDG (WWDGHALT option) . . . . . . . . . . . . 130

15.8 WWDG interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

15.9 WWDG registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

15.9.1 Control register (WWDG_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

15.9.2 Window register (WWDG_WR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

15.10 Window watchdog register map and reset values . . . . . . . . . . . . . . . . . 131

16 Timer overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

16.1 Timer feature comparison . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

16.2 Glossary of timer signal names . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

17 16-bit advanced control timer (TIM1) . . . . . . . . . . . . . . . . . . . . . . . . . . 136

17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

17.2 TIM1 main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

17.3 TIM1 time base unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

17.3.1 Reading and writing to the 16-bit counter . . . . . . . . . . . . . . . . . . . . . . 140

Contents RM0016

8/449 Doc ID 14587 Rev 8

17.3.2 Write sequence for 16-bit TIM1_ARR register . . . . . . . . . . . . . . . . . . . 140

17.3.3 Prescaler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140

17.3.4 Up-counting mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

17.3.5 Down-counting mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

17.3.6 Center-aligned mode (up/down counting) . . . . . . . . . . . . . . . . . . . . . . 145

17.3.7 Repetition down-counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

17.4 TIM1 clock/trigger controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

17.4.1 Prescaler clock (CK_PSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

17.4.2 Internal clock source (fMASTER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150

17.4.3 External clock source mode 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150

17.4.4 External clock source mode 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

17.4.5 Trigger synchronization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

17.4.6 Synchronization between TIM1, TIM5 and TIM6 timers . . . . . . . . . . . 157

17.5 TIM1 capture/compare channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163

17.5.1 Write sequence for 16-bit TIM1_CCRi registers . . . . . . . . . . . . . . . . . 164

17.5.2 Input stage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165

17.5.3 Input capture mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166

17.5.4 Output stage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

17.5.5 Forced output mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

17.5.6 Output compare mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

17.5.7 PWM mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

17.5.8 Using the break function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178

17.5.9 Clearing the OCiREF signal on an external event . . . . . . . . . . . . . . . . 181

17.5.10 Encoder interface mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182

17.6 TIM1 interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184

17.7 TIM1 registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

17.7.1 Control register 1 (TIM1_CR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

17.7.2 Control register 2 (TIM1_CR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187

17.7.3 Slave mode control register (TIM1_SMCR) . . . . . . . . . . . . . . . . . . . . . 188

17.7.4 External trigger register (TIM1_ETR) . . . . . . . . . . . . . . . . . . . . . . . . . . 189

17.7.5 Interrupt enable register (TIM1_IER) . . . . . . . . . . . . . . . . . . . . . . . . . . 191

17.7.6 Status register 1 (TIM1_SR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192

17.7.7 Status register 2 (TIM1_SR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193

17.7.8 Event generation register (TIM1_EGR) . . . . . . . . . . . . . . . . . . . . . . . . 194

17.7.9 Capture/compare mode register 1 (TIM1_CCMR1) . . . . . . . . . . . . . . . 195

17.7.10 Capture/compare mode register 2 (TIM1_CCMR2) . . . . . . . . . . . . . . . 198

17.7.11 Capture/compare mode register 3 (TIM1_CCMR3) . . . . . . . . . . . . . . . 199

RM0016 Contents

Doc ID 14587 Rev 8 9/449

17.7.12 Capture/compare mode register 4 (TIM1_CCMR4) . . . . . . . . . . . . . . . 200

17.7.13 Capture/compare enable register 1 (TIM1_CCER1) . . . . . . . . . . . . . . 201

17.7.14 Capture/compare enable register 2 (TIM1_CCER2) . . . . . . . . . . . . . . 204

17.7.15 Counter high (TIM1_CNTRH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

17.7.16 Counter low (TIM1_CNTRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

17.7.17 Prescaler high (TIM1_PSCRH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

17.7.18 Prescaler low (TIM1_PSCRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

17.7.19 Auto-reload register high (TIM1_ARRH) . . . . . . . . . . . . . . . . . . . . . . . 206

17.7.20 Auto-reload register low (TIM1_ARRL) . . . . . . . . . . . . . . . . . . . . . . . . 206

17.7.21 Repetition counter register (TIM1_RCR) . . . . . . . . . . . . . . . . . . . . . . . 206

17.7.22 Capture/compare register 1 high (TIM1_CCR1H) . . . . . . . . . . . . . . . . 207

17.7.23 Capture/compare register 1 low (TIM1_CCR1L) . . . . . . . . . . . . . . . . . 207

17.7.24 Capture/compare register 2 high (TIM1_CCR2H) . . . . . . . . . . . . . . . . 208

17.7.25 Capture/compare register 2 low (TIM1_CCR2L) . . . . . . . . . . . . . . . . . 208

17.7.26 Capture/compare register 3 high (TIM1_CCR3H) . . . . . . . . . . . . . . . . 209

17.7.27 Capture/compare register 3 low (TIM1_CCR3L) . . . . . . . . . . . . . . . . . 209

17.7.28 Capture/compare register 4 high (TIM1_CCR4H) . . . . . . . . . . . . . . . . 210

17.7.29 Capture/compare register 4 low (TIM1_CCR4L) . . . . . . . . . . . . . . . . . 210

17.7.30 Break register (TIM1_BKR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211

17.7.31 Deadtime register (TIM1_DTR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

17.7.32 Output idle state register (TIM1_OISR) . . . . . . . . . . . . . . . . . . . . . . . . 213

17.7.33 TIM1 register map and reset values . . . . . . . . . . . . . . . . . . . . . . . . . . 214

18 16-bit general purpose timers (TIM2, TIM3, TIM5) . . . . . . . . . . . . . . . 216

18.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216

18.2 TIM2/TIM3 main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216

18.3 TIM5 main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217

18.4 TIM2/TIM3/TIM5 functional description . . . . . . . . . . . . . . . . . . . . . . . . . 217

18.4.1 Time base unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218

18.4.2 Clock/trigger controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219

18.4.3 Capture/compare channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220

18.5 TIM2/TIM3/TIM5 interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221

18.6 TIM2/TIM3/TIM5 registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223

18.6.1 Control register 1 (TIMx_CR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223

18.6.2 Control register 2 (TIM5_CR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224

18.6.3 Slave mode control register (TIM5_SMCR) . . . . . . . . . . . . . . . . . . . . . 225

Contents RM0016

10/449 Doc ID 14587 Rev 8

18.6.4 Interrupt enable register (TIMx_IER) . . . . . . . . . . . . . . . . . . . . . . . . . . 226

18.6.5 Status register 1 (TIMx_SR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227

18.6.6 Status register 2 (TIMx_SR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228

18.6.7 Event generation register (TIMx_EGR) . . . . . . . . . . . . . . . . . . . . . . . . 229

18.6.8 Capture/compare mode register 1 (TIMx_CCMR1) . . . . . . . . . . . . . . . 230

18.6.9 Capture/compare mode register 2 (TIMx_CCMR2) . . . . . . . . . . . . . . . 232

18.6.10 Capture/compare mode register 3 (TIMx_CCMR3) . . . . . . . . . . . . . . . 233

18.6.11 Capture/compare enable register 1 (TIMx_CCER1) . . . . . . . . . . . . . . 234

18.6.12 Capture/compare enable register 2 (TIMx_CCER2) . . . . . . . . . . . . . . 235

18.6.13 Counter high (TIMx_CNTRH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

18.6.14 Counter low (TIMx_CNTRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

18.6.15 Prescaler register (TIMx_PSCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

18.6.16 Auto-reload register high (TIMx_ARRH) . . . . . . . . . . . . . . . . . . . . . . . 236

18.6.17 Auto-reload register low (TIMx_ARRL) . . . . . . . . . . . . . . . . . . . . . . . . 237

18.6.18 Capture/compare register 1 high (TIMx_CCR1H) . . . . . . . . . . . . . . . . 237

18.6.19 Capture/compare register 1 low (TIMx_CCR1L) . . . . . . . . . . . . . . . . . 238

18.6.20 Capture/compare register 2 high (TIMx_CCR2H) . . . . . . . . . . . . . . . . 238

18.6.21 Capture/compare register 2 low (TIMx_CCR2L) . . . . . . . . . . . . . . . . . 238

18.6.22 Capture/compare register 3 high (TIMx_CCR3H) . . . . . . . . . . . . . . . . 239

18.6.23 Capture/compare register 3 low (TIMx_CCR3L) . . . . . . . . . . . . . . . . . 239

19 8-bit basic timer (TIM4, TIM6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243

19.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243

19.2 TIM4 main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244

19.3 TIM6 main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244

19.4 TIM4/TIM6 interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244

19.5 TIM4/TIM6 clock selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244

19.6 TIM4/TIM6 registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245

19.6.1 Control register 1 (TIMx_CR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245

19.6.2 Control register 2 (TIM6_CR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246

19.6.3 Slave mode control register (TIM6_SMCR) . . . . . . . . . . . . . . . . . . . . . 246

19.6.4 Interrupt enable register (TIMx_IER) . . . . . . . . . . . . . . . . . . . . . . . . . . 247

19.6.5 Status register 1 (TIMx_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

19.6.6 Event generation register (TIMx_EGR) . . . . . . . . . . . . . . . . . . . . . . . . 248

19.6.7 Counter (TIMx_CNTR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249

19.6.8 Prescaler register (TIMx_PSCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250

Otros manuales para STM8S

Este manual sirve para los siguientes modelos

Tabla de contenidos

Otros manuales de Microcontrolador de ST

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