ST STM32L4 5 Series Manual de usuario

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March 2017 DocID024597 Rev 5 1/1830

1

RM0351

Reference manual

STM32L4x5 and STM32L4x6 advanced ARM®-based 32-bit MCUs

Introduction

This reference manual targets application developers. It provides complete information on

how to use the STM32L4x5/STM32L4x6 microcontroller memory and peripherals.

The STM32L4x5/STM32L4x6 is a family of microcontrollers with different memory sizes,

packages and peripherals.

For ordering information, mechanical and electrical device characteristics please refer to the

corresponding datasheets.

For information on the ARM®Cortex®-M4 core, please refer to the Cortex®-M4 Technic al

Reference Manual.

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datasheets

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www.st.com

Contents RM0351

2/1830 DocID024597 Rev 5

Contents

1 Documentation conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

1.1 List of abbreviations for registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

1.2 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

1.3 Peripheral availability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

2 System and memory overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

2.1 System architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

2.1.1 S0: I-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

2.1.2 S1: D-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

2.1.3 S2: S-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

2.1.4 S3, S4: DMA-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

2.1.5 S5: DMA2D-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

2.1.6 BusMatrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

2.2 Memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

2.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

2.2.2 Memory map and register boundary addresses . . . . . . . . . . . . . . . . . . 75

2.3 Bit banding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

2.4 Embedded SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

2.4.1 SRAM2 Parity check . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

2.4.2 SRAM2 Write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

2.4.3 SRAM2 Read protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

2.4.4 SRAM2 Erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

2.5 Flash memory overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

2.6 Boot configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

2.6.1 Boot configuration for STM32L475xx/476xx/486xx devices . . . . . . . . . 88

2.6.2 Boot configuration for STM32L496xx/4A6xx devices . . . . . . . . . . . . . . 90

3 Embedded Flash memory (FLASH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

3.2 FLASH main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

3.3 FLASH functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

3.3.1 Flash memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

3.3.2 Error code correction (ECC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

DocID024597 Rev 5 3/1830

RM0351 Contents

48

3.3.3 Read access latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

3.3.4 Adaptive real-time memory accelerator (ART Accelerator™) . . . . . . . . 98

3.3.5 Flash program and erase operations . . . . . . . . . . . . . . . . . . . . . . . . . . 100

3.3.6 Flash main memory erase sequences . . . . . . . . . . . . . . . . . . . . . . . . . 101

3.3.7 Flash main memory programming sequences . . . . . . . . . . . . . . . . . . . 102

3.3.8 Read-while-write (RWW) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

3.4 FLASH option bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

3.4.1 Option bytes description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

3.4.2 Option bytes programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

3.5 FLASH memory protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .115

3.5.1 Read protection (RDP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

3.5.2 Proprietary code readout protection (PCROP) . . . . . . . . . . . . . . . . . . 118

3.5.3 Write protection (WRP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

3.6 FLASH interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

3.7 FLASH registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

3.7.1 Flash access control register (FLASH_ACR) . . . . . . . . . . . . . . . . . . . 121

3.7.2 Flash Power-down key register (FLASH_PDKEYR) . . . . . . . . . . . . . . 122

3.7.3 Flash key register (FLASH_KEYR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

3.7.4 Flash option key register (FLASH_OPTKEYR) . . . . . . . . . . . . . . . . . . 123

3.7.5 Flash status register (FLASH_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

3.7.6 Flash control register (FLASH_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

3.7.7 Flash ECC register (FLASH_ECCR) . . . . . . . . . . . . . . . . . . . . . . . . . . 127

3.7.8 Flash option register (FLASH_OPTR) . . . . . . . . . . . . . . . . . . . . . . . . . 128

3.7.9 Flash Bank 1 PCROP Start address register (FLASH_PCROP1SR) . 130

3.7.10 Flash Bank 1 PCROP End address register (FLASH_PCROP1ER) . . 131

3.7.11 Flash Bank 1 WRP area A address register (FLASH_WRP1AR) . . . . 131

3.7.12 Flash Bank 1 WRP area B address register (FLASH_WRP1BR) . . . . 132

3.7.13 Flash Bank 2 PCROP Start address register (FLASH_PCROP2SR) . 132

3.7.14 Flash Bank 2 PCROP End address register (FLASH_PCROP2ER) . . 133

3.7.15 Flash Bank 2 WRP area A address register (FLASH_WRP2AR) . . . . 133

3.7.16 Flash Bank 2 WRP area B address register (FLASH_WRP2BR) . . . . 134

3.7.17 FLASH register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

4 Firewall (FW) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

4.2 Firewall main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

Contents RM0351

4/1830 DocID024597 Rev 5

4.3 Firewall functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

4.3.1 Firewall AMBA bus snoop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

4.3.2 Functional requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

4.3.3 Firewall segments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

4.3.4 Segment accesses and properties . . . . . . . . . . . . . . . . . . . . . . . . . . . 140

4.3.5 Firewall initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

4.3.6 Firewall states . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

4.4 Firewall registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144

4.4.1 Code segment start address (FW_CSSA) . . . . . . . . . . . . . . . . . . . . . . 144

4.4.2 Code segment length (FW_CSL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144

4.4.3 Non-volatile data segment start address (FW_NVDSSA) . . . . . . . . . . 145

4.4.4 Non-volatile data segment length (FW_NVDSL) . . . . . . . . . . . . . . . . . 145

4.4.5 Volatile data segment start address (FW_VDSSA) . . . . . . . . . . . . . . . 146

4.4.6 Volatile data segment length (FW_VDSL) . . . . . . . . . . . . . . . . . . . . . . 146

4.4.7 Configuration register (FW_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

4.4.8 Firewall register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

5 Power control (PWR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150

5.1 Power supplies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150

5.1.1 Independent analog peripherals supply . . . . . . . . . . . . . . . . . . . . . . . . 151

5.1.2 Independent I/O supply rail . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

5.1.3 Independent USB transceivers supply . . . . . . . . . . . . . . . . . . . . . . . . . 152

5.1.4 Independent LCD supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

5.1.5 Battery backup domain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

5.1.6 Voltage regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154

5.1.7 VDD12 domain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

5.1.8 Dynamic voltage scaling management . . . . . . . . . . . . . . . . . . . . . . . . 156

5.2 Power supply supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158

5.2.1 Power-on reset (POR) / power-down reset (PDR) / brown-out reset

(BOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158

5.2.2 Programmable voltage detector (PVD) . . . . . . . . . . . . . . . . . . . . . . . . 158

5.2.3 Peripheral Voltage Monitoring (PVM) . . . . . . . . . . . . . . . . . . . . . . . . . 159

5.3 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160

5.3.1 Run mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166

5.3.2 Low-power run mode (LP run) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167

5.3.3 Low power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

5.3.4 Sleep mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

DocID024597 Rev 5 5/1830

RM0351 Contents

48

5.3.5 Low-power sleep mode (LP sleep) . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

5.3.6 Stop 0 mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

5.3.7 Stop 1 mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172

5.3.8 Stop 2 mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173

5.3.9 Standby mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175

5.3.10 Shutdown mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178

5.3.11 Auto-wakeup from low-power mode . . . . . . . . . . . . . . . . . . . . . . . . . . 179

5.4 PWR registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180

5.4.1 Power control register 1 (PWR_CR1) . . . . . . . . . . . . . . . . . . . . . . . . . 180

5.4.2 Power control register 2 (PWR_CR2) . . . . . . . . . . . . . . . . . . . . . . . . . 181

5.4.3 Power control register 3 (PWR_CR3) . . . . . . . . . . . . . . . . . . . . . . . . . 182

5.4.4 Power control register 4 (PWR_CR4) . . . . . . . . . . . . . . . . . . . . . . . . . 183

5.4.5 Power status register 1 (PWR_SR1) . . . . . . . . . . . . . . . . . . . . . . . . . . 184

5.4.6 Power status register 2 (PWR_SR2) . . . . . . . . . . . . . . . . . . . . . . . . . . 185

5.4.7 Power status clear register (PWR_SCR) . . . . . . . . . . . . . . . . . . . . . . . 186

5.4.8 Power Port A pull-up control register (PWR_PUCRA) . . . . . . . . . . . . . 187

5.4.9 Power Port A pull-down control register (PWR_PDCRA) . . . . . . . . . . 188

5.4.10 Power Port B pull-up control register (PWR_PUCRB) . . . . . . . . . . . . . 188

5.4.11 Power Port B pull-down control register (PWR_PDCRB) . . . . . . . . . . 189

5.4.12 Power Port C pull-up control register (PWR_PUCRC) . . . . . . . . . . . . 189

5.4.13 Power Port C pull-down control register (PWR_PDCRC) . . . . . . . . . . 190

5.4.14 Power Port D pull-up control register (PWR_PUCRD) . . . . . . . . . . . . 190

5.4.15 Power Port D pull-down control register (PWR_PDCRD) . . . . . . . . . . 191

5.4.16 Power Port E pull-up control register (PWR_PUCRE) . . . . . . . . . . . . . 191

5.4.17 Power Port E pull-down control register (PWR_PDCRE) . . . . . . . . . . 192

5.4.18 Power Port F pull-up control register (PWR_PUCRF) . . . . . . . . . . . . . 192

5.4.19 Power Port F pull-down control register (PWR_PDCRF) . . . . . . . . . . 193

5.4.20 Power Port G pull-up control register (PWR_PUCRG) . . . . . . . . . . . . 193

5.4.21 Power Port G pull-down control register (PWR_PDCRG) . . . . . . . . . . 194

5.4.22 Power Port H pull-up control register (PWR_PUCRH) . . . . . . . . . . . . 194

5.4.23 Power Port H pull-down control register (PWR_PDCRH) . . . . . . . . . . 195

5.4.24 Power Port I pull-up control register (PWR_PUCRI) . . . . . . . . . . . . . . 195

5.4.25 Power Port I pull-down control register (PWR_PDCRI) . . . . . . . . . . . . 196

5.4.26 PWR register map and reset value table . . . . . . . . . . . . . . . . . . . . . . . 197

6 Reset and clock control (RCC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199

6.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199

Contents RM0351

6/1830 DocID024597 Rev 5

6.1.1 Power reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199

6.1.2 System reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199

6.1.3 Backup domain reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200

6.2 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201

6.2.1 HSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207

6.2.2 HSI16 clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208

6.2.3 MSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209

6.2.4 HSI48 clock (only valid for STM32L496xx/4A6xx devices) . . . . . . . . . 209

6.2.5 PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210

6.2.6 LSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211

6.2.7 LSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211

6.2.8 System clock (SYSCLK) selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211

6.2.9 Clock source frequency versus voltage scaling . . . . . . . . . . . . . . . . . . 212

6.2.10 Clock security system (CSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

6.2.11 Clock security system on LSE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213

6.2.12 USB Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213

6.2.13 ADC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213

6.2.14 RTC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213

6.2.15 Timer clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214

6.2.16 Watchdog clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214

6.2.17 Clock-out capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214

6.2.18 Internal/external clock measurement with TIM15/TIM16/TIM17 . . . . . 215

6.2.19 Peripheral clock enable register

(RCC_AHBxENR, RCC_APBxENRy) . . . . . . . . . . . . . . . . . . . . . . . . . 217

6.3 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218

6.4 RCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219

6.4.1 Clock control register (RCC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219

6.4.2 Internal clock sources calibration register (RCC_ICSCR) . . . . . . . . . . 222

6.4.3 Clock configuration register (RCC_CFGR) . . . . . . . . . . . . . . . . . . . . . 223

6.4.4 PLL configuration register (RCC_PLLCFGR) . . . . . . . . . . . . . . . . . . . 225

6.4.5 PLLSAI1 configuration register (RCC_PLLSAI1CFGR) . . . . . . . . . . . 228

6.4.6 PLLSAI2 configuration register (RCC_PLLSAI2CFGR) . . . . . . . . . . . 231

6.4.7 Clock interrupt enable register (RCC_CIER) . . . . . . . . . . . . . . . . . . . . 232

6.4.8 Clock interrupt flag register (RCC_CIFR) . . . . . . . . . . . . . . . . . . . . . . 234

6.4.9 Clock interrupt clear register (RCC_CICR) . . . . . . . . . . . . . . . . . . . . . 235

6.4.10 AHB1 peripheral reset register (RCC_AHB1RSTR) . . . . . . . . . . . . . . 237

6.4.11 AHB2 peripheral reset register (RCC_AHB2RSTR) . . . . . . . . . . . . . . 238

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RM0351 Contents

48

6.4.12 AHB3 peripheral reset register (RCC_AHB3RSTR) . . . . . . . . . . . . . . 240

6.4.13 APB1 peripheral reset register 1 (RCC_APB1RSTR1) . . . . . . . . . . . . 240

6.4.14 APB1 peripheral reset register 2 (RCC_APB1RSTR2) . . . . . . . . . . . . 243

6.4.15 APB2 peripheral reset register (RCC_APB2RSTR) . . . . . . . . . . . . . . 244

6.4.16 AHB1 peripheral clock enable register (RCC_AHB1ENR) . . . . . . . . . 245

6.4.17 AHB2 peripheral clock enable register (RCC_AHB2ENR) . . . . . . . . . 247

6.4.18 AHB3 peripheral clock enable register(RCC_AHB3ENR) . . . . . . . . . . 248

6.4.19 APB1 peripheral clock enable register 1 (RCC_APB1ENR1) . . . . . . . 249

6.4.20 APB1 peripheral clock enable register 2 (RCC_APB1ENR2) . . . . . . . 252

6.4.21 APB2 peripheral clock enable register (RCC_APB2ENR) . . . . . . . . . . 254

6.4.22 AHB1 peripheral clocks enable in Sleep and Stop modes register

(RCC_AHB1SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255

6.4.23 AHB2 peripheral clocks enable in Sleep and Stop modes register

(RCC_AHB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257

6.4.24 AHB3 peripheral clocks enable in Sleep and Stop modes register

(RCC_AHB3SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259

6.4.25 APB1 peripheral clocks enable in Sleep and Stop modes register 1

(RCC_APB1SMENR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259

6.4.26 APB1 peripheral clocks enable in Sleep and Stop modes register 2

(RCC_APB1SMENR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262

6.4.27 APB2 peripheral clocks enable in Sleep and Stop modes register

(RCC_APB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264

6.4.28 Peripherals independent clock configuration register (RCC_CCIPR) . 265

6.4.29 Backup domain control register (RCC_BDCR) . . . . . . . . . . . . . . . . . . 268

6.4.30 Control/status register (RCC_CSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 270

6.4.31 Clock recovery RC register (RCC_CRRCR) . . . . . . . . . . . . . . . . . . . . 272

6.4.32 Peripherals independent clock configuration register (RCC_CCIPR2) 273

6.4.33 RCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273

7 Clock recovery system (CRS) (only valid for STM32L496xx/4A6xx

devices) 279

7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279

7.2 CRS main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279

7.3 CRS functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280

7.3.1 CRS block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280

7.3.2 Synchronization input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280

7.3.3 Frequency error measurement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281

7.3.4 Frequency error evaluation and automatic trimming . . . . . . . . . . . . . . 282

7.3.5 CRS initialization and configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . 282

Contents RM0351

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7.4 CRS low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283

7.5 CRS interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283

7.6 CRS registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284

7.6.1 CRS control register (CRS_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284

7.6.2 CRS configuration register (CRS_CFGR) . . . . . . . . . . . . . . . . . . . . . . 285

7.6.3 CRS interrupt and status register (CRS_ISR) . . . . . . . . . . . . . . . . . . . 286

7.6.4 CRS interrupt flag clear register (CRS_ICR) . . . . . . . . . . . . . . . . . . . . 288

7.6.5 CRS register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289

8 General-purpose I/Os (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290

8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290

8.2 GPIO main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290

8.3 GPIO functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290

8.3.1 General-purpose I/O (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293

8.3.2 I/O pin alternate function multiplexer and mapping . . . . . . . . . . . . . . . 293

8.3.3 I/O port control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294

8.3.4 I/O port data registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294

8.3.5 I/O data bitwise handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294

8.3.6 GPIO locking mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295

8.3.7 I/O alternate function input/output . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295

8.3.8 External interrupt/wakeup lines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295

8.3.9 Input configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295

8.3.10 Output configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296

8.3.11 Alternate function configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297

8.3.12 Analog configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298

8.3.13 Using the HSE or LSE oscillator pins as GPIOs . . . . . . . . . . . . . . . . . 299

8.3.14 Using the GPIO pins in the RTC supply domain . . . . . . . . . . . . . . . . . 299

8.3.15 Using PH3 as GPIO (only for STM32L496xx/4A6xx devices) . . . . . . . 299

8.4 GPIO registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300

8.4.1 GPIO port mode register (GPIOx_MODER) (x =A..I) . . . . . . . . . . . . . 300

8.4.2 GPIO port output type register (GPIOx_OTYPER) (x = A..I) . . . . . . . . 300

8.4.3 GPIO port output speed register (GPIOx_OSPEEDR)

(x = A..I) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301

8.4.4 GPIO port pull-up/pull-down register (GPIOx_PUPDR)

(x = A..I) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301

8.4.5 GPIO port input data register (GPIOx_IDR) (x = A..I) . . . . . . . . . . . . . 302

8.4.6 GPIO port output data register (GPIOx_ODR) (x = A..I) . . . . . . . . . . . 302

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RM0351 Contents

48

8.4.7 GPIO port bit set/reset register (GPIOx_BSRR) (x = A..I) . . . . . . . . . . 302

8.4.8 GPIO port configuration lock register (GPIOx_LCKR)

(x = A..I) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 303

8.4.9 GPIO alternate function low register (GPIOx_AFRL)

(x = A..I) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304

8.4.10 GPIO alternate function high register (GPIOx_AFRH)

(x = A..I) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305

8.4.11 GPIO port bit reset register (GPIOx_BRR) (x =A..I) . . . . . . . . . . . . . . 305

8.4.12 GPIO port analog switch control register (GPIOx_ASCR)(x = A..H) . . 305

8.4.13 GPIO register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307

9 System configuration controller (SYSCFG) . . . . . . . . . . . . . . . . . . . . 309

9.1 SYSCFG main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309

9.2 SYSCFG registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309

9.2.1 SYSCFG memory remap register (SYSCFG_MEMRMP) . . . . . . . . . . 309

9.2.2 SYSCFG configuration register 1 (SYSCFG_CFGR1) . . . . . . . . . . . . 310

9.2.3 SYSCFG external interrupt configuration register 1

(SYSCFG_EXTICR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312

9.2.4 SYSCFG external interrupt configuration register 2

(SYSCFG_EXTICR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314

9.2.5 SYSCFG external interrupt configuration register 3

(SYSCFG_EXTICR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315

9.2.6 SYSCFG external interrupt configuration register 4

(SYSCFG_EXTICR4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317

9.2.7 SYSCFG SRAM2 control and status register (SYSCFG_SCSR) . . . . 318

9.2.8 SYSCFG configuration register 2 (SYSCFG_CFGR2) . . . . . . . . . . . . 319

9.2.9 SYSCFG SRAM2 write protection register (SYSCFG_SWPR) . . . . . . 320

9.2.10 SYSCFG SRAM2 key register (SYSCFG_SKR) . . . . . . . . . . . . . . . . . 320

9.2.11 SYSCFG SRAM2 write protection register 2 (SYSCFG_SWPR2) . . . 321

9.2.12 SYSCFG register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322

10 Peripherals interconnect matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324

10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324

10.2 Connection summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325

10.3 Interconnection details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325

10.3.1 From timer (TIM1/TIM2/TIM3/TIM4/TIM5/TIM8/TIM15/TIM16/TIM17) to

timer (TIM1/TIM2/TIM3/TIM4/TIM5/TIM8/TIM15) . . . . . . . . . . . . . . . . 326

10.3.2 From timer (TIM1/TIM2/TIM3/TIM4/TIM6/TIM8/TIM15) and EXTI to ADC

(ADC1/ADC2/ADC3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327

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10.3.3 From ADC (ADC1/ADC2/ADC3) to timer (TIM1/TIM8) . . . . . . . . . . . . 327

10.3.4 From timer (TIM2/TIM4/TIM5/TIM6/TIM7/TIM8) and EXTI to DAC

(DAC1/DAC2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 328

10.3.5 From timer (TIM1/TIM3/TIM4/TIM6/TIM7/TIM8/TIM16) and EXTI to

DFSDM1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 328

10.3.6 From DFSDM1 to timer (TIM1/TIM8/TIM15/TIM16/TIM17) . . . . . . . . . 328

10.3.7 From HSE, LSE, LSI, MSI, MCO, RTC to timer

(TIM2/TIM15/TIM16/TIM17) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329

10.3.8 From RTC, COMP1, COMP2 to low-power timer (LPTIM1/LPTIM2) . . 329

10.3.9 From timer (TIM1/TIM2/TIM3/TIM8/TIM15) to comparators

(COMP1/COMP2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330

10.3.10 From ADC (ADC1) to ADC (ADC2) . . . . . . . . . . . . . . . . . . . . . . . . . . . 330

10.3.11 From USB to timer (TIM2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330

10.3.12 From internal analog source to ADC (ADC1/ADC2/ADC3) and OPAMP

(OPAMP1/OPAM2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331

10.3.13 From comparators (COMP1/COMP2) to timers

(TIM1/TIM2/TIM3/TIM8/TIM15/TIM16/TIM17) . . . . . . . . . . . . . . . . . . . 331

10.3.14 From system errors to timers (TIM1/TIM8/TIM15/TIM16/TIM17) . . . . 332

10.3.15 From timers (TIM16/TIM17) to IRTIM . . . . . . . . . . . . . . . . . . . . . . . . . 332

10.3.16 From ADC (ADC1/ADC2/ADC3) to DFSDM (only for

STM32L496xx/4A6xx devices) 333

11 Direct memory access controller (DMA) . . . . . . . . . . . . . . . . . . . . . . . 334

11.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334

11.2 DMA main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334

11.3 DMA implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334

11.4 DMA functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 335

11.4.1 DMA transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 335

11.4.2 Arbiter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336

11.4.3 DMA channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336

11.4.4 Programmable data width, data alignment and endians . . . . . . . . . . . 338

11.4.5 Error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339

11.4.6 DMA interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339

11.4.7 DMA request mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340

11.5 DMA registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 344

11.5.1 DMA interrupt status register (DMA_ISR) . . . . . . . . . . . . . . . . . . . . . . 344

11.5.2 DMA interrupt flag clear register (DMA_IFCR) . . . . . . . . . . . . . . . . . . 345

11.5.3 DMA channel x configuration register (DMA_CCRx)

(x = 1..7 , where x = channel number) . . . . . . . . . . . . . . . . . . . . . . . . 346