NXP Semiconductors MSC8158E Manual de usuario

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MSC8158E Reference Manual

Broadband Wireless Access Six Core DSP With Security

MSC8158ERM

Rev 2, January 2012

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MSC8158RME

Rev. 2

1/2012

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Overview

SC3850 Core Overview

Chip-Level Arbitration and Switching System (CLASS)

Clocks

Direct Memory Access (DMA) Controller 14

High Speed Serial Interface (HSSI) 15

Serial RapidIO Controller and Enhance Message Complex

QUICC Engine Subsystem

UART

I2C

External Signals

Reset

Boot Program

Memory Map

MSC8158 SC3850 DSP Subsystem

Timers

Hardware Semaphores

Debugging, Profiling, and Performance Monitoring

DDR-SDRAM Controller

Interrupt Handling

Common Public Radio Interface (CPRI)

Internal Memory Subsystem

GPIO 21

General Configuration Registers

Security Engine (SEC) 26

Multi Accelerator Platform Engine, Baseband 2 (MAPLE-B2) 25

1Overview

2SC3850 Core Overview

4Chip-Level Arbitration and Switching System (CLASS)

7Clocks

Direct Memory Access (DMA) Controller

High Speed Serial Interface (HSSI)

Serial RapidIO Controller and Enhance Message Complex

QUICC Engine Subsystem

19 UART

23 I2C

External Signals

Reset

Boot Program

Memory Map

MSC8158 SC3850 DSP Subsystem

Timers

Hardware Semaphores

Debugging, Profiling, and Performance Monitoring

DDR-SDRAM Controller

Interrupt Handling

Common Public Radio Interface (CPRI)

Internal Memory Subsystem

GPIO

General Configuration Registers

Security Engine (SEC)

Multi Accelerator Platform Engine, Baseband 2 (MAPLE-B2)

MSC8158E Reference Manual, Rev. 2

Freescale Semiconductor v

Contents

Before Using This Manual—Important Note . . . . . . . . . . . . . . . . . . . . . . . . . .lxviii

Audience and Helpful Hints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .lxviii

Notational Conventions and Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .lxix

Conventions for Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . lxx

Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . lxx

Other MSC8158E Documentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .lxxiii

Further Reading . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .lxxiii

Document Change History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . lxxiv

1Overview

1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-2

1.2 Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-17

1.3 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-17

1.4 StarCore SC3850 DSP Subsystem. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-18

1.4.1 StarCore SC3850 DSP Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-19

1.4.2 L1 Instruction Cache. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-20

1.4.3 L1 Data Cache. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-20

1.4.4 L2 Unified Cache/M2 Memory. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-21

1.4.5 Memory Management Unit (MMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-21

1.4.6 Debug and Profiling Unit (DPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-21

1.4.7 Extended Programmable Interrupt Controller . . . . . . . . . . . . . . . . . . . . . . . . 1-22

1.4.8 Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-22

1.5 MAPLE-B2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-23

1.6 Security Engine (SEC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-23

1.7 Chip-Level Arbitration and Switching System (CLASS) . . . . . . . . . . . . . . . . . 1-24

1.8 M3 Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-24

1.9 Clocks. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-25

1.10 DDR Controller (DDRC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-25

1.11 DMA Controller. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-26

1.12 High Speed System Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-27

1.12.1 CLASS1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-27

1.12.2 OCN Fabric . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-28

1.12.3 OCN-to-MBus (O2M) Bridges . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-28

1.12.4 DMA Controllers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-28

MSC8158E Reference Manual, Rev. 2

vi Freescale Semiconductor

Contents

1.12.5 Serial RapidIO Complex. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-28

1.12.6 Protocol Converter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-29

1.12.7 SerDes PHY Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-29

1.13 QUICC Engine Subsystem. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-29

1.13.1 Ethernet Controllers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-30

1.13.2 Serial Peripheral Interface (SPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-30

1.14 Global Interrupt Controller (GIC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-31

1.15 UART. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-31

1.16 Timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-31

1.17 Hardware Semaphores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-31

1.18 Virtual Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-31

1.19 I2C Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-32

1.20 GPIOs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-32

1.21 Boot Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-32

1.22 JTAG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-32

1.23 Developer Environment. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-32

1.23.1 Tools . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-33

1.23.2 Application Software. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-34

2SC3850 Core Overview

2.1 Core Architecture Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-2

2.2 StarCore SC3850 Core Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-4

3External Signals

3.1 Power Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4

3.2 Clock Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5

3.3 Reset and Configuration Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-6

3.4 Memory Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-11

3.5 SerDes Multiplexed Signals for the Serial RapidIO, CPRI, and

SGMII Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-12

3.6 CPRI Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-13

3.7 Ethernet Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-16

3.8 Serial Peripheral Interface (SPI) Signal Summary . . . . . . . . . . . . . . . . . . . . . . 3-18

3.9 GPIO/Maskable Interrupt Signal Summary. . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-19

3.10 Timer Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-24

3.11 UART Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-26

3.12 I2C Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-27

3.13 External DMA Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-27

3.14 Other Interrupt Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-28

3.15 OCE Event and JTAG Test Access Port Signals. . . . . . . . . . . . . . . . . . . . . . . . 3-29

MSC8158E Reference Manual, Rev. 2

Freescale Semiconductor vii

Contents

4Chip-Level Arbitration and Switching System (CLASS)

4.1 CLASS Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2

4.2 Functional Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3

4.2.1 Expander Module and Transaction Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4

4.2.2 Multiplexer and Arbiter Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4

4.2.2.1 CLASS Arbiter. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4

4.2.2.1.1 Weighted Arbitration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5

4.2.2.1.2 Late Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5

4.2.2.1.3 Priority Masking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5

4.2.2.1.4 Auto Priority Upgrade . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5

4.2.2.2 CLASS Multiplexer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5

4.2.3 Normalizer Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6

4.2.4 CLASS Control Interface (CCI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6

4.3 CLASS Error Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6

4.4 CLASS Debug Profiling Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7

4.4.1 Profiling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7

4.4.2 Watch Point Unit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-8

4.4.3 Event Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-9

4.4.4 Debug and Profiling Events . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-12

4.5 CLASS Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-12

4.5.1 Soft Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-12

4.5.2 Hard Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-12

4.6 Limitations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-13

4.7 Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-14

4.7.1 CLASS Priority Mapping Registers (C0PMRx). . . . . . . . . . . . . . . . . . . . . . . 4-15

4.7.2 CLASS Priority Auto Upgrade Value Registers (C0PAVRx) . . . . . . . . . . . . 4-16

4.7.3 CLASS Priority Auto Upgrade Control Registers (C0PACRx) . . . . . . . . . . . 4-17

4.7.4 CLASS Error Address Registers (C0EARx) . . . . . . . . . . . . . . . . . . . . . . . . . 4-18

4.7.5 CLASS Error Extended Address Registers (C0EEARx) . . . . . . . . . . . . . . . . 4-19

4.7.6 CLASS Initiator Profiling Configuration Registers (C0IPCRx) . . . . . . . . . . 4-20

4.7.7 CLASS Initiator Watch Point Control Registers (C0IWPCRx) . . . . . . . . . . . 4-22

4.7.8 CLASS Arbitration Weight Registers (C0AWRx) . . . . . . . . . . . . . . . . . . . . . 4-23

4.7.9 CLASS Start Address Decoder x (C0SADx) . . . . . . . . . . . . . . . . . . . . . . . . . 4-24

4.7.10 CLASS End Address Decoder x (C0EADx). . . . . . . . . . . . . . . . . . . . . . . . . . 4-25

4.7.11 CLASS Attributes Decoder 1 (C0ATD1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-26

4.7.12 CLASS Attributes Decoder x (C0ATDx) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-28

4.7.13 CLASS IRQ Status Register (C0ISR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-29

4.7.14 CLASS IRQ Enable Register (C0IER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-30

4.7.15 CLASS Target Profiling Configuration Register (C0TPCR) . . . . . . . . . . . . . 4-30

4.7.16 CLASS Profiling Control Register (C0PCR) . . . . . . . . . . . . . . . . . . . . . . . . . 4-32

4.7.17 CLASS Watch Point Control Registers (C0WPCR) . . . . . . . . . . . . . . . . . . . 4-33

MSC8158E Reference Manual, Rev. 2

viii Freescale Semiconductor

Contents

4.7.18 CLASS Watch Point Access Configuration Register (C0WPACR) . . . . . . . 4-34

4.7.19 CLASS Watch Point Extended Access Configuration Register

(C0WPEACR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-35

4.7.20 CLASS Watch Point Address Mask Registers (C0WPAMR) . . . . . . . . . . . . 4-36

4.7.21 CLASS Profiling Time-Out Registers (C0PTOR) . . . . . . . . . . . . . . . . . . . . . 4-37

4.7.22 CLASS Target Watch Point Control Registers (C0TWPCR) . . . . . . . . . . . . 4-38

4.7.23 CLASS Profiling IRQ Status Register (C0PISR) . . . . . . . . . . . . . . . . . . . . . . 4-39

4.7.24 CLASS Profiling IRQ Enable Register (C0PIER) . . . . . . . . . . . . . . . . . . . . . 4-40

4.7.25 CLASS Profiling Reference Counter Register (C0PRCR) . . . . . . . . . . . . . . . 4-40

4.7.26 CLASS Profiling General Counter Registers (C0PGCRx). . . . . . . . . . . . . . . 4-41

4.7.27 CLASS Arbitration Control Register (C0ACR) . . . . . . . . . . . . . . . . . . . . . . . 4-42

5Reset

5.1 Reset Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1

5.1.1 Reset Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-2

5.1.2 Reset Actions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-2

5.1.3 Power-On Reset Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3

5.1.4 Detailed Power-On Reset Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3

5.1.5 HRESET Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6

5.2 Reset Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6

5.2.1 Reset Configuration Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7

5.2.2 Reset Configuration Words Source. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7

5.2.3 Reset Configuration Input Signal Selection and Reset Sequence Duration . . . 5-8

5.2.4 Reset Configuration Words. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8

5.2.5 Loading The Reset Configuration Words . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8

5.2.5.1 Loading From an I2C EEPROM (RCW_SRC[0–2] = 010). . . . . . . . . . . . . . 5-9

5.2.5.1.1 Using The Boot Sequencer For Reset Configuration . . . . . . . . . . . . . . . . . 5-9

5.2.5.1.2 EEPROM Slave Address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9

5.2.5.1.3 EEPROM Data Format In Reset Configuration Mode . . . . . . . . . . . . . . . . 5-9

5.2.5.1.4 Single Device Loading From I2C EEPROM. . . . . . . . . . . . . . . . . . . . . . . 5-10

5.2.5.1.5 Loading Multiple Devices From a Single I2C EEPROM . . . . . . . . . . . . . 5-10

5.2.5.2 Loading Multiplexed RCW from External Pins (RCW_SRC[0–2] = 000) . 5-12

5.2.5.3 Loading Reduced RCW From External Pins (RCW_SRC[0–2] = 011) . . . 5-13

5.2.5.3.1 Reduced External Reset Configuration Word Low Field Values . . . . . . . 5-13

5.2.5.3.2 Reduced External Reset Configuration Word High Field Values. . . . . . . 5-14

5.2.5.4 Default Reset Configuration Words (RCW_SRC[0–2] = 100 or 101). . . . . 5-14

5.2.5.4.1 Hard Coded Reset Configuration Word Low Field Values. . . . . . . . . . . . 5-14

5.2.5.4.2 Hard Coded Reset Configuration Word High Field Values . . . . . . . . . . . 5-15

5.3 Reset Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-16

5.3.1 Reset Configuration Word Low Register (RCWLR) . . . . . . . . . . . . . . . . . . . 5-16

5.3.2 Reset Configuration Word High Register (RCWHR). . . . . . . . . . . . . . . . . . . 5-20

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Freescale Semiconductor ix

Contents

5.3.3 Reset Status Register (RSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-22

5.3.4 Reset Protection Register (RPR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-24

5.3.5 Reset Control Register (RCR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-25

5.3.6 Reset Control Enable Register (RCER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-26

6Boot Program

6.1 Functional Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-2

6.1.1 Private Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3

6.1.2 Shared Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3

6.1.3 Patch Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4

6.1.4 Multi Device Support for the I2C Bus. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4

6.1.5 Example Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-6

6.2 Boot Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-9

6.2.1 I2C EEPROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-9

6.2.2 Ethernet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-14

6.2.2.1 DHCP Client. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-15

6.2.2.2 TFTP Client . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-16

6.2.2.3 Boot File Format. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-16

6.2.3 Simple Ethernet Boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-18

6.2.3.1 Simple Ethernet Boot Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-18

6.2.3.2 Simple Ethernet Boot Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-19

6.2.3.3 Boot File Format. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-20

6.2.4 Serial RapidIO Interconnect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-21

6.2.4.1 Serial RapidIO Interface Without I2C Support . . . . . . . . . . . . . . . . . . . . . . 6-21

6.2.4.2 Serial RapidIO Interface with I2C Support . . . . . . . . . . . . . . . . . . . . . . . . . 6-22

6.2.5 SPI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-22

6.3 Jump to User Code. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-23

6.4 System after Boot. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-23

6.5 Boot Errors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-24

7Clocks

7.1 Clock Generation Components and Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-2

7.2 System Clock Control Register (SCCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-4

8General Configuration Registers

8.1 Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1

8.2 Detailed Register Descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3

8.2.1 General Configuration Register 1 (GCR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3

8.2.2 General Configuration Register 2 (GCR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-4

8.2.3 General Status Register 1 (GSR1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-6

8.2.4 High Speed Serial Interface Status Register (HSSI_SR) . . . . . . . . . . . . . . . . . 8-8

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Contents

8.2.5 DDR General Control Register (DDR_GCR). . . . . . . . . . . . . . . . . . . . . . . . . 8-11

8.2.6 High Speed Serial Interface Control Register 1 (HSSI_CR1) . . . . . . . . . . . . 8-12

8.2.7 High Speed Serial Interface Control Register 2 (HSSI_CR2) . . . . . . . . . . . . 8-15

8.2.8 QUICC Engine Control Register (QECR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-16

8.2.9 GPIO Pull-Up Enable Register (GPUER). . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-17

8.2.10 GPIO Input Enable Register (GIER). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-18

8.2.11 System Part and Revision ID Register (SPRIDR) . . . . . . . . . . . . . . . . . . . . . 8-19

8.2.12 General Control Register 4 (GCR4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-20

8.2.13 General Control Register 5 (GCR5) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-22

8.2.14 General Status Register 2 (GSR2). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-24

8.2.15 Core Subsystem Slave Port Priority Control Register (TSPPCR) . . . . . . . . . 8-26

8.2.16 General Status Register 3 (GSR3). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-27

8.2.17 General Control Register 6 (GCR6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-29

8.2.18 General Control Register 7 (GCR7) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-30

8.2.19 General Control Register 8 (GCR8) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-33

8.2.20 General Control Register 10 (GCR10) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-34

8.2.21 General Interrupt Register 1 (GIR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-35

8.2.22 General Interrupt Enable Register 1 (GIER1_x). . . . . . . . . . . . . . . . . . . . . . . 8-37

8.2.23 General Interrupt Register 3 (GIR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-38

8.2.24 General Interrupt Enable Register 3 for Cores 0–3 (GIER3_x) . . . . . . . . . . . 8-40

8.2.25 General Interrupt Register 5 (GIR5) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-42

8.2.26 General Interrupt Enable Register 5 (GIER5_x). . . . . . . . . . . . . . . . . . . . . . . 8-44

8.2.27 General Control Register 11 (GCR11) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-46

8.2.28 General Control Register 13 (GCR13) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-47

8.2.29 General Status Register 8 (GSR8). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-48

8.2.30 DMA Request0 Control Register (GCR_DREQ0) . . . . . . . . . . . . . . . . . . . . . 8-49

8.2.31 DMA Request1 Control Register (GCR_DREQ1) . . . . . . . . . . . . . . . . . . . . . 8-53

8.2.32 DMA Done Control Register (GCR_DDONE) . . . . . . . . . . . . . . . . . . . . . . . 8-57

8.2.33 DDR Controller General Configuration Register (DDRC_GCR). . . . . . . . . . 8-60

8.2.34 Core Subsystem Slave Port General Configuration Register

(CORE_SLV_GCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-62

8.2.35 QUICC Engine Input General Control Register (QE_PIO_IN_GCR) . . . . . . 8-63

8.2.36 QUICC Engine Output General Status Register (QE_PIO_OUT_GSR) . . . . 8-64

8.2.37 L2Q Arbitration Control for Core Subsystems 0 and 1

(MEX_T2_0_1_ARB). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-65

8.2.38 L2Q Arbitration Control for Core Subsystems 2 and 3

(MEX_T2_2_3_ARB). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-66

8.2.39 L2Q Arbitration Control for Core Subsystems 4 and 5

(MEX_T2_4_5_ARB). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-67

8.2.40 General Interrupt Register 6 (GIR6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-68

8.2.41 General Interrupt Enable Register 6 (GIER6_x). . . . . . . . . . . . . . . . . . . . . . . 8-71